序列计数器范文|选择序列的并行折叠计数器

本文作者：李扬；梁华国；蒋翠云；常郝；易茂祥；方祥圣；杨彬；成功正常投稿发表论文到《计算机应用》2014年01期,引用请注明来源400期刊网！

【摘要】：为了减少测试应用时间并保证高测试数据压缩率,提出一种选择序列的并行折叠计数器。在分析并行折叠计算理论的基础上,通过记录表示折叠索引的组序号和组内序号生成选择状态的测试序列,避免了无用和冗余的测试序列的生成。ISCAS标准电路的实验结果表明,该方案的平均测试数据压缩率为94.48%,平均测试应用时间为类似方案的15.31%。
【论文正文预览】：0引言随着纳米工艺的发展和芯片尺寸的增大,芯片的集成度和设计复杂度越来越高,芯片测试的目标故障、测试数据量测试应用时间也显著增长[1-2]。另一方面,昂贵的自动测试设备(AutomaticTestEquipment,ATE)的通道数和带宽极其有限。因此,研究如何在保障芯片测试故障覆盖率的前
【文章分类号】：TM935.462
【稿件关键词】：测试应用时间选择序列并行折叠计算
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【稿件标题】：序列计数器范文|选择序列的并行折叠计数器
【作者单位】：江苏商贸职业学院信息系;合肥工业大学计算机与信息学院;合肥工业大学电子科学与应用物理学院;合肥工业大学数学学院;合肥学院计算机科学与技术系;
【发表期刊期数】：《计算机应用》2014年01期
【期刊简介】：《计算机应用》杂志是由中华人民共和国新闻出版总署、正式批准公开发行的优秀期刊，计算机应用杂志具有正规的双刊号，其中国内统一刊号：CN51-1307/TP，国际刊号：ISSN1001-9081。计算机应用杂志社由四川省科学技术协会主管、主办，本刊为月刊。自创刊以来，......更多计算机应用杂志社(http://www.400qikan.com/qk/5984/)投稿信息
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